20h原則
是指電源層相對地層內(nèi)縮20h的距離，當然也是為抑制邊緣輻射效應。在板的邊緣會向外輻射電磁干擾。將電源層內(nèi)縮，使得電場只在接地層的范圍內(nèi)傳導。有效的提高了emc。若內(nèi)縮20h則可以將70%的電場---在接地邊沿內(nèi)；內(nèi)縮100h則可以將98%的電場---在內(nèi)。
“20h規(guī)則”的采用是指要-電源平面的邊緣要比0v平面邊緣至少縮入相當于兩個平面間層距的20倍。
這個規(guī)則經(jīng)常被要求用來作為降低來自0v/電源平面結構的側邊---發(fā)射技術抑制邊緣輻射效應。但是，20h規(guī)則僅在某些特定的條件下才會提供明顯的效果。
這些特定條件包括有：
1、在電源總線中電流波動的上升/下降時間要小于1ns。
2、電源平面要處在pcb的內(nèi)部層面上，并且與它相鄰的上下兩個層面都為0v平面。這兩個0v平面向外延伸的距離至少要相當于它們各自與電源平面間層距的20倍。
3、在所關心的任何頻率上，pcb設計外包，電源總線結構不會產(chǎn)生諧振。
4、pcb的總導數(shù)至少為8層或更多。
在高速pcb設計中，信號層的空白區(qū)域可以敷銅，而多個信號層的敷銅在接地和接電源上應如何分配？
一般在空白區(qū)域的敷銅絕大部分情況是接地。只是在高速信號線旁敷銅時要注意敷銅與信號線的距離，因為所敷的銅會降低一點走線的特性阻抗。也要注意不要影響到它層的特性阻抗，例如在dual strip line 的結構時。
在高速pcb設計原理圖設計時，杭州pcb設計，如何考慮阻抗匹配問題？
在設計高速pcb電路時，阻抗匹配是設計的要素之一。而阻抗值跟走線方式有絕1對的關系， 例如是走在表面層(microstrip)或內(nèi)層(stripline/double stripline)，與參考層(電源層或地層)的距離，走線寬度，pcb材質(zhì)等均會影響走線的特性阻抗值。也就是說要在布線后才能確定阻抗值。一般仿1真軟件會因線路模型或所使用的數(shù)學算法的---而無法考慮到一些阻抗不連續(xù)的布線情況，多層pcb設計，這時候在原理圖上只能預留一些terminators(端接)，如串聯(lián)電阻等，來緩和走線阻抗不連續(xù)的效應。真正-解決問題的方法還是布線時盡量注意避免阻抗不連續(xù)的發(fā)生。
添加測試點會不會影響高速信號的？
會不會影響信號要看加測試點的方式和信號到底多快而定。基本上外加的測試點(不用線上既有的穿孔(via/dip pin)當測試點)可能加在線上或是從線上拉一小段線出來。前者相當于是加上一個很小的電容在線上，后者則是多了一段分支。這兩個情況都會對高速信號多多少少會有點影響，影響的程度就跟信號的頻率速度和信號緣變化率(edge rate)有關。影響大小可透過仿1真得知。原則上測試點越小越好(當然還要滿足測試機具的要求)分支越短越好。
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